必备-CPLD消除输入脉冲毛刺及同步方法


CPLD管脚面对的是数字信号,输入通常为高低脉冲,又前端电路产生的脉冲信号质量良莠不齐,不可避免的出现边沿随机毛刺,当这些毛刺电平在2.5v附近时,就会引入误触发。除此之外,前端电路产生脉冲和CPLD内部的脉冲通常也源自同一时钟,这样就有个脉冲边沿对齐(时钟同步)的说法,如果时钟边沿没有对齐,在always@(posedge, negedge)的时候,就可能出现错误采样,即采样位置误差。解决毛刺和时钟同步的方法,合二为一,就是对原始的脉冲信号,加D触发器,进行重采样。如下图:

可以根据实际情况,进行多级D触发串联,每串联一级,新的信号相当于原始信号延后一个时钟(重采样,串联级数越多,对毛刺的免疫能力越强,但是加多少级D触发,也要考虑系统的实时性,串联级数越多,实时性越差,因为有时钟延迟,当然也可以把GCLK时钟的频率提上去,让时钟延迟更小,这样也是可以满足实时系统需要的。

所以,所有CPLD与前端脉冲信号对接的情况,在CPLD内部的前端,至少放一级D触发,这个应该作为一个常识牢记。至于好处,实践出真知。

点击数: 123    打印  添加到收藏   发布时间: 2020-10-05




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