Verilog实现clk计数器的rst边沿清零方法


使用过Verilgo的童鞋,一定对计数器不陌生,尤其是对输入时钟clk计数的同时,还要实现另一个reset脉冲的边沿(不是电平,是上升沿或下降沿清零!!!)来清零或置为,而把reg变量放在两个always语句里,是不被允许的。方法如下!

always @  (posedge clk  or   negedge  reset)

if (reset==0) count = 0;

else

     begin

            count = count + 1;

     end


试试应该可以了!!

上面的语句注意, 条件 negedge reset 应该和随后的 reset==0 对应,同理,posedge reset 和随后的 reset==1对应。

点击数: 1646   打印  添加到收藏   发布时间: 2016-03-05




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