三步实现ModelSim仿真Quartus的bdf文件


第一步需要将.bdf原理图文件转换为Verilog HDL等第三方EDA工具所支持的标准描述文件。这一步必不可少!在Quartus下,保持*.bdf为活动窗口状态,运行[File]/[Create/Update]/[Create HDL Design File for Current File]命令,在弹出窗口选择文件类型为Verilog HDL,即可输出*.v顶层文件。注意需要将新生成的.v文件包含进工程中并设置为顶层文件,同时移除原来的.bdf文件,并重新编译工程

第二步需要start testbench . writter 菜单生成testbench文件,并在quartus的setting菜单中指定testbench名。注意testbench的文件名和内部模块名的区别,设置错了无法后续仿真!

第三步:启动 RTL simulation 调用modelsim仿真!

点击数: 342   打印  添加到收藏   发布时间: 2020-08-19




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