LVDS需要注意的几个点


1.每组LVDS其实就是一个信号,在Verilog中就把它们当做一个信号处理比如现需要配置一对LVDS,你想把它们分配的PIN25和PIN26,只需要对LVDS中的P信号做信号分配到25即可, N信号会自动绑定到与25匹配的26脚!当然在硬件上也需要保证P和N是成对连接才可以!

2.选作LVDS的Bank的VCCIO的电压必须是2.5V, 硬件设计时需要注意,如果电压分配不正确,是无法完成LVDS分配的。一旦该Bank的VCCIO电压被设计成2.5V,那么该Bank的其他非LVDS信号(包括配置信号)的高电平也是2.5V了。

3.当LVDS和普通信号一起作为输出信号时,普通信号的IO至少距离LVDS信号5个PIN。比如P101和P103作为LVDS输出,则P96~P100,P102,P104~P108不可以同时被分配成普通输出信号,但可以被配置成LVDS输出信号。

4. LVDS是低压差分信号,走线尽量少打过孔

5. 硬件设计上要把一组LVDS当做一根线来处理,它们与其他信号线的距离最好能大于20个mil。每组LVDS内的两根信号线的长度需要做等长处理,当“紧耦合”和“等长”发生矛盾时,应优先考虑等长。LVDS走线尽量走直线,需要拐弯的部分,拐弯走成“圆弧”状。

6.如想测试LVDS信号,可以在两IO上接入一个100欧姆的电阻,使用2个探头一起探测LVDS的眼图。

点击数: 375   打印  添加到收藏   发布时间: 2021-03-18




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